一、引言

數字通信系統中，接收端需要產生與發送基帶信號速率相同，相位與最佳判決時刻一致的定時脈沖序列，這一過程稱為位同步。常見的位同步方法包括濾波法和鑒相法，其中鑒相法最為常用，包括鎖相法和內插法。鎖相法采用傳統鎖相環，需要不斷調整本地時鐘的頻率和相位，不適合寬速率范圍的基帶碼元同步。而內插法則利用數字信號的內插原理，通過計算直接得到最佳判決點的值和相位。Gardner算法即是基于內插法的原理，通過定時環路調整內插計算的參數，從而跟蹤和鎖定位同步信號。

二、Gardner算法原理及改進

Gardner算法通過定時環路調整內插計算的參數，從而跟蹤和鎖定位同步信號。該算法的優點在于不需要改變本地采樣時鐘，可以適應較寬速率范圍內的基帶信號。然而，傳統Gardner算法在某些方面存在不足，如定時誤差檢測時需要信號中存在判定信息，并且對載波相位偏差敏感。因此，需要對傳統Gardner算法進行改進。

改進后的Gardner算法采用GA-TED（Gardner Timing Error Detection）算法，其優點是不需要預知判定信息，且獨立于載波同步，并且適合FPGA實現。此外，改進后的算法還提高了抗自噪聲能力，降低了對本地時鐘的要求。

三、FPGA實現方案

1. 主控芯片型號及作用

在設計基于FPGA的通用位同步器時，選擇合適的主控芯片至關重要。以下是一些常用的FPGA芯片型號及其在設計中的作用：

• Altera Stratix II系列：如EP2S60F1020C3N，該系列FPGA具有高性能、低功耗和豐富的I/O資源，適用于高速數據處理和復雜算法實現。在設計通用位同步器時，可以利用其高速處理能力和豐富的邏輯資源來實現內插濾波器、定時誤差檢測、環路濾波器和內部控制器等關鍵模塊。

• Xilinx Virtex系列：如XC5VLX330T-FF1156，該系列FPGA具有高性能、高可靠性和可編程性，適用于高性能計算和通信應用。在設計通用位同步器時，可以利用其強大的邏輯資源和豐富的接口資源來實現復雜的同步算法和高速數據處理。

• Intel Cyclone系列：如10CL016YU256C8G，該系列FPGA具有低成本、高性能和易于編程的特點，適用于各種嵌入式應用。在設計通用位同步器時，可以利用其低成本和易于編程的特點來實現基本的同步功能和數據處理。

這些FPGA芯片型號在設計中具有不同的作用，如提供高速數據處理能力、豐富的邏輯資源和接口資源等，從而滿足通用位同步器的設計要求。

2. 模塊詳細設計

基于FPGA的通用位同步器設計方案包括多個關鍵模塊，如內插濾波器、定時誤差檢測、環路濾波器和內部控制器等。以下是對這些模塊的詳細設計：

• 內插濾波器設計：內插濾波器是完成算法的核心，它根據內插參數實時計算最佳判決點的內插值。本設計采用基于4點分段拋物線多項式的Farrow結構實現內插濾波器，該結構由1個移位器、5個觸發器、8個相加器和2個乘法器組成，比直接型FIR節省資源。輸入的8位數據經過計算后得到10位的內插值輸出。

• 定時誤差檢測設計：定時誤差檢測采用GA-TED算法，該算法每個符號周期只需要兩個插值，每個碼元周期輸出一個誤差信號。FPGA實現時，為避免乘法運算，采用y(n)和y(n-1)的符號來代替實際值來計算誤差信息。TED程序在1 Ti的時鐘控制下進行運算，最終得到29位誤差數據，并以1 T的速率即碼元速率輸出至環路濾波器電路。

• 環路濾波器設計：環路濾波器采用二階數字濾波器，并且開放濾波器參數（C1, C2）和使能（c_en）端口，當碼元速率變化時，通過外部控制器來改變參數，實現濾波器的通用性。濾波器結構中的參數如Ko、Kd為環路增益，ζ為阻尼系數，T為采樣時間間隔，ωn為無阻尼振蕩頻率。

• 內部控制器設計：內部控制器根據定時誤差信息，調整插值頻率1 Ti和誤差間隔μk，并輸出位同步脈沖BS。它包含NCO（Numerically Controlled Oscillator）和誤差間隔計算兩部分。內部控制器的設計需要考慮到其穩定性和響應速度，以確保位同步器的性能。

3. 外部控制器接口及時序電路設計

外部控制器接口用于將外部控制器送來的控制信號、地址信號和數據信號轉換為FPGA內分頻器、環路濾波器和NCO的使能信號和參數，實現對位同步器各參數的設置。時序電路設計需要確保各模塊之間的時序關系正確，以避免亞穩態等問題。

4. 仿真與驗證

在設計完成后，需要進行仿真與驗證以確保設計的正確性。可以采用Matlab對算法進行理論仿真，輸入采樣值x(m)為[-1,1]之間的隨機碼，采樣頻率上限為20 MHz，令碼元速率分別為2 Kb/s、600 Kb/s、10 Mb/s等。在Quartus下對本設計進行仿真，基帶信號采用M序列，由FPGA生成，令基帶碼速率分別為2 Kb/s、600 Kb/s、1 Mb/s等，同時分頻器、NCO及環路濾波器參數也做相應設置。通過仿真結果可以驗證設計的正確性和性能。

四、結論

本文提出了一種基于FPGA的通用位同步器的設計方案。該設計方案中的同步器在傳統Gardner算法的基礎上進行了改進，其中內插濾波器采用Farrow結構，定時誤差檢測采用GA-TED算法，環路濾波器和內部控制器參數可由外部控制器設置，因而實現了較寬速率范圍內基帶碼元的位同步。仿真結果表明，該方案占用FPGA資源較少，并且在實際應用中具有可靠有效性。

通過選擇合適的FPGA芯片型號，如Altera Stratix II系列、Xilinx Virtex系列和Intel Cyclone系列等，可以滿足通用位同步器的設計要求。這些FPGA芯片型號提供了高速數據處理能力、豐富的邏輯資源和接口資源等，從而支持復雜的同步算法和高速數據處理。在設計過程中，需要詳細設計內插濾波器、定時誤差檢測、環路濾波器和內部控制器等關鍵模塊，并進行仿真與驗證以確保設計的正確性和性能。

綜上所述，基于FPGA的通用位同步器設計方案具有廣泛的應用前景和重要的研究價值。通過不斷優化和改進設計方案，可以進一步提高位同步器的性能和可靠性，滿足數字通信系統的需求。